2024-03-28T19:24:37Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000276832023-04-27T10:00:04Z01164:02036:02090:02092
FPGAs用論理合成のための関数分解手法Finding a good functional decomposition and its application to logic synthesis for LUT - based FPGAsjpnhttp://id.nii.ac.jp/1001/00027683/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=27683&item_no=1&attribute_id=1&file_no=1Copyright (c) 1999 by the Information Processing Society of Japan東京大学工学系研究科電子工学専攻東京大学工学系研究科電子工学専攻喬健浅田, 邦博本稿では、ルックアップテーブル(LookUp?Table)ベースのFPGAsの論理合成用関数分解の手法を紹介する。特に、面積最小(LUT数とかCLB数とかの最小)のための、関数分解にあたってのバウンド集合変数の抽出手法、及び部分依存の関数分解(Partially-dependent decomposition)、非離接性の関数分解(Non- disjunctive decomposition)のためののコンパットブルクラス(Compatible Class)のエンコーディング手法を提案する。ベンチマーク回路に対する初期の実験結果も報告し、大部の用例ではLUT数の減少が見られ、提案手法が有効であることが明らかになった。This paper presents a logic synthesis approach for LUT-based FPGAs. Targeting area-minimization, our approach is based on functional decomposition. In the stage of bound-set variable's selection, we employ enumerative techniques in trying to find all simple decomposition or to find a good decomposition which has less compatible classes. In the stage of α function encoding, we try to get all possible non-disjuctive decoposition or partially-dependent decomposition to minimize the number of LUTs/CLBs. The preliminary experimental results from a set of MCNC and ISCS benchmarks show that the approach is quite promising.AA11451459情報処理学会研究報告システムLSI設計技術(SLDM)199975(1999-SLDM-092)171999-09-202009-06-30