2024-03-28T20:00:13Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000275402023-04-27T10:00:04Z01164:02036:02073:02077
ディープサブミクロンにおける配線遅延を考慮したRTLおよびレイアウト設計手法RTL Optimization and Physical Implementation Methodology in Deep Sub - Micron Designjpnhttp://id.nii.ac.jp/1001/00027540/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=27540&item_no=1&attribute_id=1&file_no=1Copyright (c) 2002 by the Information Processing Society of Japan松下電器産業株式会社 マルチメディア開発センター松下電器産業株式会社 半導体社 開発本部松下電器産業株式会社 マルチメディア開発センター松下電器産業株式会社 半導体社 開発本部高島, 敏木村, 浩三清原, 督三落合, 利之近年の微細化された半導体プロセスでは、セル固有のゲート遅延よりも配線に起因する遅延が支配的であるため、レイアウト時の配線が、動作速度に大きく影響する。このため、論理合成において仮想配線遅延を用いたタイミング検証で満足したとしても、レイアウト後の実配線を用いたタイミング検証で収束させることが困難となってきている。本稿では、まず、論理合成におけるタイミング検証とレイアウト設計後タイミング検証が大きく乖離した原因を解析し、続いて、RTL 設計からレイアウト設計までの改善内容を示す。最後に、改善前と改善後とのタイミング収束性の相違を示す。In deep sub-micron process, interconnect delay has become the significant factor of timing analysis, that not only layout design but also register-transfer level (RTL) design should consder. In this paper, a new approach is proposed to optimize RTL design and layout design for delya in deep sub-micron process. First, we analyzed the factors of critical timing paths from both layout design and RTL design. Then, the physical implementation methodology and RTL optimization techniques are addressed. Finally, by the experimental results the effectiveness of our approach is shown.AA11451459情報処理学会研究報告システムLSI設計技術(SLDM)20025(2001-SLDM-104)1611672002-01-232009-06-30