2024-03-29T10:56:49Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000269822023-04-27T10:00:04Z01164:02036:02049:02050
[特別講演]System Verilogチユートリアル[Special Lecture] SystemVerilog Tutorialjpnhttp://id.nii.ac.jp/1001/00026982/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=26982&item_no=1&attribute_id=1&file_no=1Copyright (c) 2006 by the Information Processing Society of Japan松下電器産業株式会社日本シノプシス株式会社株式会社沖ネットワークエルエスアイ日本ケイデンス・デザイン・システムズ社三洋半導体株式会社株式会社図研株式会社東芝富士通株式会社松下電器産業株式会社メンター・グラフィックス・ジャパン株式会社株式会社ルネサステクノロジ浜口, 加寿美明石, 貴昭湯井, 丈晴後藤, 謙治岡本, 実幸杉浦, 正志土屋, 丈彦千綿, 幸雄竹田, 津弘州李, 建道高嶺, 美夫JEITA(社団法人電子情報技術産業協会)EDA技術専門委員会/標準化小委員会傘下で 10社のメンバにより組織されているSystem Verilogタスクグループが System Verilogの「設計のための構文」及び「検証のための構文」の中から「アサーション」をチュートリアル形式で説明します.SystemVerilog Task Group which is formed by members from ten companies under the Standardization Support Sub-Committee of EDA Technical Committee, JEITA (Japan Electronics and Information Technology Industries Association) will present a tutorial style lecture of two feature of SystemVerilog; "design construct" and "assertion" in the "verification construct".AA11451459情報処理学会研究報告システムLSI設計技術(SLDM)2006126(2006-SLDM-127)891012006-11-292009-06-30