2024-03-29T23:02:01Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000243022024-03-29T05:26:34Z01164:01579:01673:01676
超並列計算機RWC - 1における記憶構成Memory System for the Massively Parallel Computer RWC - 1jpnhttp://id.nii.ac.jp/1001/00024302/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=24302&item_no=1&attribute_id=1&file_no=1Copyright (c) 1993 by the Information Processing Society of Japan(技組)新情報処理開発機構つくば研究センタ(技組)新情報処理開発機構つくば研究センタ(技組)新情報処理開発機構つくば研究センタ(技組)新情報処理開発機構超並列三菱研究室(技組)新情報処理開発機構つくば研究センタ電子技術総合研究所電子技術総合研究所(技組)新情報処理開発機構つくば研究センタ松岡, 浩司岡本, 一晃廣野, 英雄横田, 隆史堀, 敦史児玉, 祐悦佐藤三久坂井, 修一超並列計算機における記憶階層の要件を整理し、超並列計算機RWC?1におけるメモリの大域的仮想化とデータの共有方式について述べる。RWC?1では、大域仮想アドレスを相対PE番号と局所仮想アドレスに分割し、それぞれに変換機構を設けることによって、アドレス変換の柔軟・簡素化を図っている。また、データの局所化に関して、マルチスレッド環境におけるデータの共有がどうあるべきかを論じ、RWC?1で採用を予定しているShared Virtual Memory () について述べる。This paper describes the memory system design principles of RWC-1, a massively parallel computer. At first, we discuss the requirements for the memory hierarchy of massively parallel computers. Then the global virtual addressing schemes on such machines are discussed. In RWC-1, we propose the simple address-translation method where each virtual address is expressed by a relative processing element number (RPE) and a local virtual address in a PE. Next, we discuss data sharing methods among PEs. In massively parallel computers, data should be localized for the latency reduction and network traffic reduction. We intensively discuss how data should be localized in the multi-thread execution. Refinement of Shared Virtual Memory (SVM) for data-localization/data-copying is proposed in this paper, which will be implemented in RWC-1.AN10096105情報処理学会研究報告計算機アーキテクチャ(ARC)199371(1993-ARC-101)17241993-08-192009-06-30