2024-03-29T08:47:15Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000239822023-04-27T10:00:04Z01164:01579:01651:01652
関数型プログラムの実行に適したマルチスレッド型プロセッサ・アーキテクチャの提案A Multithreaded Processor Architecture for Functional Programsjpnhttp://id.nii.ac.jp/1001/00023982/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=23982&item_no=1&attribute_id=1&file_no=1Copyright (c) 1996 by the Information Processing Society of Japan北陸先端科学技術大学院大学情報科学研究科北陸先端科学技術大学院大学情報科学研究科北陸先端科学技術大学院大学情報科学研究科北陸先端科学技術大学院大学情報科学研究科伊藤, 英治相原, 孝一丹, 康雄日比野, 靖マルチスレッド型プロセッサ・アーキテクチャと関数型プログラムの特徴を組み合わせることにより、高性能化を実現するプロセッサ・アーキテクチャを提案する。本プロセッサでは、プロセッサの各パイプライン・ステージをすべて異なるスレッドからの命令で埋める機構、各ハードウェア資源の多重化によって、データハザード、制御ハザード、および構造ハザードの発生を回避する。さらに、キャッシュミスが生じた場合でもパイプラインをストールさせない機構を加えることによって、高いスループットを実現する。本稿では、プロセッサ・アーキテクチャの概要と簡単な性能見積りについて報告する。A high-performance multithreaded processor architecture for functional programs is proposed. This processor has multiple hardware resources for every thread, and a thread select unit which picks out the next thread to be executed. Therefore data hazards, branch hazards, and structure hazards are avoided. The processor makes no stalling the pipeline by a control unit dealing with cache miss. This paper describes the outline of the processor architecture and primitive performance evaluation.AN10096105情報処理学会研究報告計算機アーキテクチャ(ARC)1996121(1996-ARC-121)81881996-12-122009-06-30