2024-03-29T07:31:33Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000238352023-04-27T10:00:04Z01164:01579:01639:01640
分岐先アドレスの性質を利用した2レベル表による分岐先バッファの容量削減Reducing the Amount of Branch Target Buffers with a 2 - Level Table Scheme, Utilizing the Characteristics of Branch Target Addressesjpnhttp://id.nii.ac.jp/1001/00023835/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=23835&item_no=1&attribute_id=1&file_no=1Copyright (c) 1998 by the Information Processing Society of Japan名古屋大学大学院工学研究科名古屋大学大学院工学研究科名古屋大学大学院工学研究科名古屋大学大学院工学研究科山田, 祐司小林, 良太郎安藤, 秀樹島田, 俊夫マイクロプロセッサの分岐予測機構には高い精度が望まれている。分岐先アドレスはBTB(Branch Target Buffer:分岐先バッファ)を用いて予測する手法が一般的だが、高い予測成功率を得るためにはBTBには多くのエントリ数が必要となりハードウェア量が大きくなるという問題がある。本稿では分岐先アドレスの性質を利用してBTBのハードウェア量を削減する手法として2レベル表方式を提案する。評価の結果、2レベル表方式は従来のBTB方式に対して分岐先アドレス予測成功率をほとんど低下させることなく分岐先アドレス部のハードウェア量を約52%削減することができた。また、同程度のハードウェア量では分岐先アドレス予測成功率を約1.07%高めることができた。Accurate branch prediction is required in microprocessors. Branch target addresses are generally predicted with a BTB(Branch Target Buffer). To achieve high prediction accuracy, BTBs require many entries, thus considerably increasing the amount of hardware. This paper proposes a new scheme called a 2-level table scheme to reduce the amount of hardware of BTB, utilizing the characteristics of branch target addresses. Our 2-level table scheme reduces the amount of the brannch target address part of BTB by approximately 52% with little reduction of branch target address prediction accuracy, our scheme improves branch target address prediction accuracy by approximately 1.07% with the almost same amount of hardware.AN10096105情報処理学会研究報告計算機アーキテクチャ(ARC)199886(1998-ARC-131)59641998-09-212009-06-30