2024-03-29T06:03:28Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000232122023-04-27T10:00:04Z01164:01579:01598:01601
命令ウィンドウをレベル0キャッシュと見做すマイクロアーキテクチャInstruction Window Considered as a Level-0 Cachejpnhttp://id.nii.ac.jp/1001/00023212/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=23212&item_no=1&attribute_id=1&file_no=1Copyright (c) 2005 by the Information Processing Society of Japan無所属宇都宮大学工学部情報工学科古川, 浩史大津, 金光今日のスーパースカラプロセッサにおいては、高い命令レベル並列度と深いバイブラインのために、分岐予測ミスによる性能低下が深刻になっている。分岐予測の精度はすでに充分高く、これ以上精度を上げることは難しいため、今後の性能向上のためには分岐予測ミスのペナルティそのものを低減させる必要がある。分岐予測ミスペナルティの低減には、二通りの手段が考えられる。一つは予測ミスした場合の命令フェッチのレイテンシを最小化である。もう一つはcontrol independencemの利用である.予測ミスしたパスに沿って投機的に実行されたcontrol independentな命令を再利用することにより、不要な命令の再実行を最小化する.本研究では、命令ウィンドウをレベル0キャッシュと見做すことにより、(ヒットした場合の)命令フェッチのレイテンシの最小化および、不要な命令の再実行の削減を行う。命令がキャンセルまたはコミットされた後も命令ウィンドウの状態を保持しておき、直前の実行との差分のみを再実行する.Branch misprediction penalty brings severe performance degradation of today's superscalar processor with high ILP and deep pipeline. Branch prediction accuracy is high enough as there seems to be no room for drastic improvement of the accuracy,thus it is necessary to reduce branch misprediction penalty itself for further performance improvement. Two techniques are supposed to reduce the penalty. One is to minimize instruction re-fetch latency on branch misprediction.The other is to utilize control independence.Branch mispredciton penalty can also be reduced by reusing control independent instructions issued along wrong path.This study propose to consider instruction window as a level-0 cache to minimize re-fetch latency (on cache hit )and unnecessary re-execution of control independent instructions. Instruction window keeps its state even after instructions are canceled or committed,and performes differential execution to its previous execution. AN10096105情報処理学会研究報告計算機アーキテクチャ(ARC)200556(2005-ARC-163)31362005-05-312009-06-30