2024-03-28T17:30:46Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000184612020-10-27T05:03:34Z00934:01119:01142:01143
Car - Parrinello 計算向け三次元FFTロジックの開発Development of a 3D -FFT Logic for Car- Parrinello Calculationjpn並列処理応用http://id.nii.ac.jp/1001/00018461/Articlehttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=18461&item_no=1&attribute_id=1&file_no=1Copyright (c) 2004 by the Information Processing Society of Japan株式会社アプリオリ・マイクロシステムズ株式会社アプリオリ・マイクロシステムズ独立行政法人産業技術総合研究所グリッド研究センター佐々木, 徹溝口, 大介長嶋, 雲兵計算物理の分野において,第1原理計算としてよく使用されているCar-Parrinello計算向けに,三次元FFTロジックを作成した.これを300万ゲート相当のFPGA 上に実装し,性能を実測してみたところ,100MHzで動作し,500MFLOPSの性能が得られた.ボードあたり4チップ搭載しているので,ボードあたりの性能は2GFLOPSである.これはPentium III @ 1GHz のDual CPU8ノードのPCクラスタと比較して,FPGAボード1枚でこの1.5倍に相当している.We developed 3D-FFT logic for Car-Parrinello calculation. In this paper, we report the performance of the 3D-FFT logic on the 3,000,000 system gate equivalent FPGA device. The logic performs 500 MFlops at 100MHz per FPGA device, so that 2GFlops per board. The result shows the FPGA board with the four 3D-FFT logics is about 1.5 times faster than the 8 node PC cluster with dual Pentium III at 1GHz.AA11833852情報処理学会論文誌コンピューティングシステム(ACS)45SIG11(ACS7)3133202004-10-151882-78292009-06-30