2024-03-29T02:15:07Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000127142022-10-21T05:24:51Z00581:00703:00712
メモリアクセス系列解析に基づくオンチップ2レベル・キャッシュメモリの構成最適化手法A Configuration Optimization Method for On -chip Two- level Cache Memory Based on Memory Access Sequence Analysisjpn特集:電子システムの設計技術と設計自動化http://id.nii.ac.jp/1001/00012714/Journal Articlehttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=12714&item_no=1&attribute_id=1&file_no=1Copyright (c) 1999 by the Information Processing Society of Japanアーキテクチャ設計鶴岡工業高等専門学校電気工学科大阪大学大学院基礎工学研究科情報数理系専攻/現在,松下電子工業株式会社大阪大学大学院基礎工学研究科情報数理系専攻大阪大学大学院基礎工学研究科情報数理系専攻佐藤, 淳吉岡, 和樹武内, 良典今井, 正治近年の集積化技術 プロセス技術の進歩により 組込みシステム向けのプロセッサ・チップ上に CPUコア 周辺回路などとともに 2レベル・キャッシュメモリを実装することが可能になってきている. このようなメモリシステムでは 一次キャッシュと二次キャッシュの大きさ キャッシュのブロックサイズなどの構成方法により 平均メモリアクセス時間は大きく変化する. 本研究では 応用プログラムのメモリアクセス系列の解析に基づいて フル・アソシアテイブ方式を持つオンチップ2レベル・キャッシュメモリ・システムの平均アクセス時間の見積り方法を提案する. また この見積り方法を用いて キャッシュメモリ・システムの構成を最適化する方法を提案する. 次に提案手法の有効性と効率を実験によって評価した. 実験の結果 膨大な時間を必要とするシミュレーションに基づく従来手法と比較して 約100分の1の時間でキャッシュメモリ・システムの最適構成を決定できることが知られた.Thanks to the recent progress of integration technology, it becomes possible to implement two level cache memory on the same chip with CPU core, peripheral circuits and soon. In this memory system, the average memory access time can vary depending on the cache configuration such as the size of primary and secondary caches, block sizes and associativity. In this research, an average access time estimation method for on-chip two level cache memory with full associative configuration is proposed. The proposed method is based on the analysis of memory access sequence. From the experimental results, the proposed method can decide the optimal configuration of on-chip memory more than hundred times faster than the conventional method based on a time-consuming repetitive simulation dose.AN00116647情報処理学会論文誌404151715281999-04-151882-77642009-06-29