2024-03-30T08:17:21Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000116352022-10-21T05:24:51Z00581:00664:00672
Deterministic BISTのためのテストデータ圧縮の一手法A Test Data Compaction Method for Deterministic BISTjpn特集:システムLSIの設計技術と設計自動化http://id.nii.ac.jp/1001/00011635/Journal Articlehttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=11635&item_no=1&attribute_id=1&file_no=1Copyright (c) 2002 by the Information Processing Society of Japanテスト設計三重大学工学部電気電子工学科三重大学工学部電気電子工学科株式会社富士通コンピュータテクノロジー三重大学工学部電気電子工学科林, 照峯鈴木, 孝宣戸田, 隆宏篠木, 剛本論文では,ROMに貯えられたテストデータを1ビットずつシフトして被検査組合せ回路(CUT)のテストパターンとするdeterministic BIST方式において,コンパクトなテストデータを作成する有効な一手法を提案する.提案手法は,C1-compatibilityを用いた回路入力幅圧縮後のCUTに対してコンパクトなATPGベクトル集合の生成を行った後,この集合をもとにしてコンパクトなテストデータを作成する.そのために提案手法では,(1)ATPGベクトルだけでなくシフトベクトルでの故障検出も考慮した故障検出困難度を用いてROMに格納するATPGベクトル数を小さくするとともに,(2)不要ビット削除に基づくビット単位でのテストデータ圧縮を行っている.提案手法の有効性をISCASベンチマーク回路に対する評価実験によって示す.とくに,c2670やc7552等,乱数パターンで検出しにくい故障を多く持つ回路に対して大きな効果があることを示す.This paper presents a compact test data generation method for combinationalcircuits-under-test (CUTs) with a deterministic BIST structure, under which testvectors to the CUT are produced by shifting ROM test data one by one bit.The proposed method generates compact ROM test data from a compact ATPG vector setgenerated for the CUT after input width compression with C1-compatibility.The features are as follows. (1) ATPG vectors to be included in ROM test data arereduced by using hard-to-detect measures which take account of fault detection by not only ATPG vectors but also shift vectors, and (2) unnecessary bits in ROM test data are removed for further compression. It is shown that the proposed method is effective to generate compact test data with 100% fault efficiency through experiments for ISCAS benchmark circuits. Especially, it is very effective for circuits with many random-pattern-resistant (rpr) faults such as c2670, c7552 and so on.AN00116647情報処理学会論文誌435126012682002-05-151882-77642009-06-29